新闻公告 - 优+网络

当FPGA越来越像SoC，FPGA跟ASIC还有啥区别

随着处理器被添加到传统FPGA中，可编程性被添加到ASIC中，FPGA和ASIC的分界线日益模糊。 &nbsp； FPGA变得比之前更加流行了。现在的FPGA不再只是查找表（LUT）和寄存器的简单组合了，它已经成为系统探索的架构，以及验证未来ASIC设计架构的桥梁。 &nbsp； 从基本的可编程逻辑器件到复杂的SoC器件，当今的FPGA家族阵营极其庞大。在包括汽车和其它应用的AI、企业网络、航空航天、国防和工业自动化等各种应用领域，FPGA使得芯片制造商可以在必要时以更新的方式部署实施系统。在这种标准、协议和最佳实现仍然在探索中，而且要求具备成本竞争力的新兴市场中，FPGA的灵活性至关重要。<img src="http://m.wayforcloud.com/upload/bbs/image/20180615/1529030705934422.png" alt="" width="500" height="550" /> 这就是赛灵思决定在其ZynqFPGA中添加ARM内核以创建FPGASoC的原因所在，Aldec市场总监LouiedeLuna表示。&ldquo；最重要的是，供应商已经改进了工具流程吗，这使得人们对Zynq产生了很大的兴趣。他们的SDSoC开发环境看起来很像C语言，对开发人员很友好，因为应用程序通常是用C语言编写的。他们将软件功能放到开发环境中，允许用户将这些功能分配到具体的硬件上。&rdquo； &nbsp； 其中有些FPGA不只是像SoC，他们本身就是SoC。 &nbsp； &ldquo；他们可能包含多个嵌入式处理器、专用计算引擎、复杂接口以及大容量存储器等，&rdquo；OneSpinSolutions综合验证产品专家MuhammadKhan说。&ldquo；系统架构师规划并使用FPGA的可用资源，就像他们在ASIC上所做的那样。设计团队使用综合工具将他们的SystemVerilog、VHDL或SystemCRTL代码映射到基础逻辑元素中。对于大部分设计过程来说，专门针对FPGA或ASIC或全定制芯片的设计差异正在减少。&rdquo； &nbsp； ArterisIP首席技术官TyGaribay非常熟悉这一演变。&ldquo；赛灵思2010年开始在Zynq上实践这种路线，他们定义了一款产品，把ARMSoC的硬宏纳入到了当时现有的FPGA中，&rdquo；他说。&ldquo；然后，Altera招募了我做基本上同样的事情。它的价值主张在于许多客户都想要SoC子系统，但是SoC的特性尤其是处理器那部分并不适合综合到FPGA中。将这种级别的功能嵌入到实际的可编程逻辑中令人望而却步，因为它几乎用尽了整个FPGA的资源。但是它可以作为整个FPGA芯片的一小部分或一小部分，作为一个硬性的功能而存在。虽然你没有为SoC提供真正可重构逻辑的能力，但是它们可以通过软件编程，以这种方式改变功能。&rdquo； &nbsp； &ldquo；这意味着，这种结构可以同时具备软件可编程功能、硬宏和硬件可编程功能，他们可以一起工作，&rdquo；他说。&ldquo；这类期间有一些相当理想的目标市场，尤其是在低成本的汽车控制领域，在这种系统中一般都会以中等性能的微控制器搭配FPGA，现在客户会说，&lsquo；我现在可以将整个功能放到FPGA芯片的硬宏上，以减少电路板空间，减少BOM并降低功耗。&rsquo；&rdquo； &nbsp； 这也符合过去30年FPGA的发展趋势。最初的FPGA只是可编程结构和一组I／O。随着时间的推移，内存控制器、SerDes、RAM、DSP和HBM控制器都慢慢地被硬化了。 &nbsp； Garibay说：&ldquo；FPGA供应商一直在继续增加芯片面积，同时也在继续增加越来越多的硬逻辑，这些逻辑被相当大比例的客户群普遍使用。现在，这些硬逻辑转变成软件可编程器件。在ARMSoC之前添加的大多数东西都是不同形式的硬件，主要与I／O有关，但也包括DSP，DSP有足够的应用计划，因此，通过将DSP硬化，可以节省可编程逻辑门。&rdquo； &nbsp； 市场可能性 &nbsp； 这种方式基本上已经把FPGA变成了具有多种可能性的瑞士军刀。 &nbsp； &ldquo；如果你往回看，FPGA只是一堆LUT和寄存器，而不是门，&rdquo；NetSpeedSystems市场和业务开发副总裁AnushMohandass说。&ldquo；这里有一个典型问题。如果您将任何通用器件和专用器件进行比较就会发现，通用计算可以提供更大的灵活性，而专用计算可以提供性能或效率优势。赛灵思和Altera一直试图越来越多地融合通用计算和专用计算，他们注意到，几乎每个FPGA客户都拥有DSP和某种形式的计算。所以他们在FPGA里面加入了ARM内核、DSP内核，还加入了所有不同的PHY和常用模块，他们把这些东西硬化了，使得效率更高，并且性能曲线变得更好。&rdquo； &nbsp； 这些新功能为FPGA在各种新兴市场和现有市场中发挥重要作用打开了大门。 &nbsp； &ldquo；从市场角度来看，您可以看到FPGA肯定会进入SoC市场，&rdquo；Synopsys的高级营销总监PiyushSancheti表示。&ldquo；是做一个FPGA还是做一款成熟的ASIC牵扯到经济问题。它们的界限开始变得模糊不清，我们看到越来越多的公司－特别是在某些市场上－正在在量产阶段使用成本更低的FPGA。&rdquo； &nbsp； 从历史上看，FPGA主要用于原型阶段，在生产用途而言，它仅限于航空航天、国防和通信基础设施等市场，Sancheti说。&ldquo；现在市场正在扩展到汽车、工业自动化和医疗设备。&rdquo； &nbsp； AI：一个蓬勃发展的FPGA市场 &nbsp； 一些系统供应商／OEM采用FPGA，希望优化其IP或AI／ML算法性能。 &nbsp； NetSpeed的Mohandass表示：&rdquo；他们想要打造自己的芯片，对其中很多人来说，做ASIC可能有点吓人。他们也可能不想花费3000万美元的晶圆成本来获得芯片。对他们来说，FPGA是一个有效的切入点，他们拥有独特的算法、自己的神经网络，他们想要工程化，看看它是否能够提供他们所期望的性能。&rdquo； &nbsp； 西门子子公司Mentor的CatapultHLS综合与验证高级产品营销经理StuartClubb表示，目前AI应用面临的挑战是量化。&ldquo；需要什么样的网络？我如何建立这个网络？什么样的内存架构？即便你只有几层神经网络，当你获得很多采用若干系数的数据之后，很快就会转化成为数百万个系数，存储带宽也会变得非常恐怖。没有人真正知道正确的架构是什么。如果你不知道答案，你肯定不会直接上来就设计一个ASIC。&rdquo； &nbsp； 在企业网络领域，最常见的问题是密码标准似乎一直在变化。Mohandass表示：&ldquo；与其尝试构建一颗ASIC，不如将密码引擎放在FPGA中设计。&ldquo；或者，如果您在全球网络中进行任何类型的数据包处理，FPGA仍然能够为您提供更多的灵活性和更多的可编程性。这就是灵活性的用武之地，他们也已经利用了这种灵活性。你可以称之为异构计算，它看起来仍然像一个SoC。&rdquo； &nbsp； 新规则 &nbsp； 随着新一代FPGASoC的投入使用，旧规则不再适用了。&ldquo；具体来说，如果你还在电路板上进行调试，那就太落伍了，&rdquo；Clubb指出。&ldquo；虽然在开发板上进行调试被认为是一种成本较低的解决方案，但这是在早期阶段使用的手段：&lsquo；它是可编程的，您可以在它上面放置一个示波器，观察一下现象，看看发生了什么。如果发现了一个错误，我可以修复它，在一天内修改代码，然后将它重新烧录到电路板上，然后再定位下一个bug，＇这太疯狂了。在员工的时间不被视为成本的很多公司，管理层不会购买模拟器或系统级工具或调试器，因为＇我付了钱让这个人完成工作，我会一直训他，直到他努力工作。＇&rdquo； &nbsp； 这种行为仍然很常见，Clubb说，因为有很多公司实行10％的末位淘汰，以鞭策每个员工好好干活。 &nbsp； 但是，FPGASoC是真正的SoC，需要严格的设计和验证方法。&ldquo；器件可编程不会真正影响设计和验证，&rdquo；Clubb说。&ldquo；如果你要设计一颗SoC，你可以按照我听很多客户说起过的&lsquo；乐高&rsquo；工程，采用框图式的方法。我需要一颗处理器、一块内存、一颗GPU、一些其他零件、一个DMA内存控制器、WiFi、USB和PCI，这些都是您组装用的＇乐高＇积木。麻烦之处在于必须验证它们能够工作，并且能够一起工作。&rdquo； &nbsp； 不过，FPGASoC系统开发人员正在迅速掌握SoC从业者们关注的验证方法。 &nbsp； &ldquo；因为［使用FPGA］的成本更低，所以FPGASoC系统开发人员的思考方式和传统的芯片SoC开发人员不同，传统SoC开发人员的处理思路是＇这将花 &nbsp； 费我200万美元，所以我最好做好万全的准备＇，&ldquo；Clubb说。&ldquo；但是如果你花费200万美元开发FPGA，没搞对，现在你将需要花费三个月的时间修复这些bug，这也是需要考虑的成本。开发团队有多大？要花多少钱？没有及时上市的惩罚是什么？这些都是非常难以清晰量化的成本。如果您处于消费领域，需要在圣诞节期间及时上市的产品上几乎不可能使用FPGA，所以这有一个不同的优先级。在定制芯片中做一款SoC需要面临巨大的整体成本和风险，因此越来越少见了。众所周知，这个行业正在整合，大玩家越来越少。每个选手都必须找出一种方式实现自己的设计，这些FPGASoC可以帮助实现这一目标。&rdquo； &nbsp； 新的折衷选择 &nbsp； Sancheti说，很多工程团队不介意更换目标器件。&ldquo；我们看到许多公司创建RTL并对其进行验证，但几乎不知道他们最终会选择FPGA还是ASIC，因为这个决定可能会变很多次。你可以从FPGA开始，当达到一定数量后，如果ASIC成本更低，就转到ASIC上。&rdquo； &nbsp； 这种局面对于今天的AI应用领域尤其普遍。 &nbsp； eSilicon营销副总裁MikeGianfagna表示：&ldquo；加速AI算法速度的技术还在发展中。人工智能算法其实已经存在了很长一段时间，但是现在，我们在使用AI方面突然间变得更加复杂，并且可以非常神奇地以接近实时的速度运行它们。最初的AI算法运行在CPU上，然后转移到了GPU上。GPU也可以认为是一种可编程器件，尽管它具有一定的通用性。GPU架构擅长并行处理，因为图形加速运算就是并行计算，所以在GPU上跑AI算法很方便，因为AI基本上就是并行处理。在很大程度上来说，GPU确实很好，但是它仍然是一种通用的方法，你可以在一定的功耗下获得一定程度的性能。现在，有些人接下来要转向FPGA运行AI算法，因为FPGA可以提供比GPU更好的专用电路，而且性能和功效上都能得到提升。ASIC在功耗和性能方面最为出色，因为您拥有可以完全满足您的需求的自定义架构，不多不少，显然最好。&rdquo； &nbsp； 人工智能算法很难映射到芯片上，因为它们几乎总是在变化。就这一点可以看出，做一款全定制的ASIC完全不合时宜，因为芯片出厂时老的算法就已经过时了。&ldquo；FPGA显然可以很好地应对这种情况，因为你可以对它们进行重新编程，这样对芯片的昂贵投资就不会打水漂了。&rdquo；Gianfagna说。 &nbsp； 这里有一些自定义的内存配置，以及某些像卷积和转置存储等可以再次使用的子系统功能，因此，虽然算法可能会更改，但某些块不会更改，可以一次又一次地使用。考虑到这一点，eSilicon正在开发一款具有软件分析功能、可以查验AI算法的机箱，目标是能够更快速地为特定应用选择最佳架构。 &nbsp； &ldquo；使用FPGA，可以灵活地更换机器或者引擎，因为您可能会遇到一种新的神经网络，选择ASIC则要承担风险，因为你可能无法获得灵活性，&rdquo；eSilicon知识产权工程副总裁DeepakSabharwal说。&ldquo；然而，FPGA在容量和性能方面总是受到限制，所以用FPGA无法真正达到产品级规格。你可以用它做实验，对事物分组，但最终你将不得不选用一颗ASIC。&rdquo； &nbsp； 嵌入式LUT &nbsp； 过去几年，还有一种器件类型取得了一定进步，即嵌入式FPGA，它将可编程性集成到ASIC中，同时将ASIC的性能和功耗优势添加到FPGA中。 &nbsp； FlexLogix公司首席执行官GeoffTate表示：&ldquo；在FPGASoC中，处理单元的芯片面积相对较小，在方框图中看起来，比例有大有小，但是在实际的光刻图中，仍然主要是FPGA。不过，有一类应用和客户，FPGA逻辑单元和SoC其余部分的正确比例应该是FPGA更小，使得它们既具有RTL可编程性，同时芯片尺寸更具成本效益。&rdquo； &nbsp； 这种方法在航空航天、无线基站、电信、网络、汽车和视觉处理等领域，特别是在人工智能应用上获得了相当的关注。&ldquo；算法变化非常快，以至于芯片从晶圆厂流片回来时就几乎已经过时了，&rdquo；Tate说。&ldquo；有了嵌入式FPGA，可以让设计人员更快地迭代他们的算法。&rdquo； &nbsp； 在汽车从司机驾车模式向自主驾驶汽车的演变中，这种意义尤其明显。Achronix系统工程副总裁RaymondNijssen表示，虽然失效和老化问题引起了很多关注，但主要的挑战在于保持&ldquo；优雅的降级&rdquo；。&ldquo；随着时间的推移，性能和质量会发生变化，标准也会发生变化。比如一个相对较新的需求是汽车需要识别小孩过马路，没有人知道这些法规会如何改变，或者你如何进行测试，如何测试那些尚未知晓的标准。&rdquo； &nbsp； Nijssen说，在这种情况下，可编程性对于避免重新制作整个芯片或模块变得至关重要。 &nbsp； 调试你的设计 &nbsp； 和所有SoC一样，理解怎么调试这些系统，如何构建测量手段，可以帮助人们在出现大麻烦之前找出问题。 &nbsp； &ldquo；随着系统FPGA变得越来越像SoC，他们需要一套类似于SoC的开发和调试方法，&rdquo；UltraSoC首席执行官RupertBaines说。&ldquo；有一种天真的想法认为，你可以在FPGA中看到任何东西，所以很容易调试。波形查看器可以查看到bit级别，但是并不能提供任何系统级别的信息。现在新的大型FPGA显然是系统级的。在系统级别上，你通过位探测器获得的波形级视图没有太大作用，你需要的是逻辑分析仪、协议分析仪，以及处理器内核本身的良好调试和跟踪功能。&rdquo； &nbsp； FPGA的大小和复杂性要求其验证过程类似于ASIC。先进的基于UVM的测试平台支持模拟，通常也支持仿真。从自动设计检查到基于断言的验证，以及一系列强大的求解器，形式工具在这里起着关键的作用。尽管FPGA确实可以比ASIC更快更便宜地修改，但在大型SoC中检测和诊断bug的难度意味着必须在进入bring－up阶段之前进行彻底的验证，OneSpin的Khan说。 &nbsp； 事实上，在RTL输入和综合后网表之间进行等效性检查方面，对FPGASoC的验证要求可能比ASIC更高。与传统的ASIC逻辑综合流程相比，FPGA的精细化、综合和优化阶段通常需要对设计进行更多的修改。这些更改可能包括跨越周期边界移动逻辑，以及在内存结构中实现寄存器。Khan补充道，彻底的顺序等价检查对于确保最终的FPGA设计仍然符合RTL中最初的设计者意图至关重要。 &nbsp； 在工具方面还有优化性能的空间。&ldquo；&ldquo；很多嵌入式视觉应用程序都是在Zynq上编写的，性能可能是每秒5帧。但如果你在硬件上加速它，可能会提高到每秒25到30帧，这种改进空间为新型器件铺平了道路。问题在于，这些器件的模拟和验证并不简单。您需要整合软件和硬件，这很困难。如果你把所有运算都放在SoC中运行，那就太慢了。每次模拟可能需要五到七个小时，如果你把多个模拟合并起来，就可以节省时间，&rdquo；Aldec的deLuna说。 &nbsp； 简而言之，复杂ASIC中使用的同类方法现在正用于复杂的FPGA。随着这些器件被用于功能安全类型的应用，这变得越来越重要。 &nbsp； &ldquo；这就是形式分析的用武之地，通过形式分析，可以得出错误的传播路径，然后验证这些路径，&rdquo；Cadence市场营销总监AdamSherer说。&ldquo；这些东西非常适合进行形式分析。传统的FPGA验证方法几乎不可能进行这些类型的验证。有一种非常流行的观点认为，FPGA设计非常快，而且能够容易地以系统速度运行硬件测试，并且只需进行简单的仿真即可进行完整性检查。把编程烧录到器件中，在实验室中实际运行，这是一条相对较快的验证路径，但实验室中的可观察性和可控性极其有限，因为它只能根据FPGA引脚的数据进行探测，以便您可以在测试仪上看到它们。&rdquo； &nbsp； BrekerVerificationSystems首席营销官DaveKelf对此表示赞同。&ldquo；这使得这些器件得到验证的方式发生了有趣的转变。过去，在小型器件上，通过将设计加载到FPGA中并在测试卡上实时运行，尽可能多地运行来验证它。随着SoC和软件驱动设计的出现，可以预期这种&ldquo；自行设计原型&rdquo；的验证方式可能适用于软件驱动技术，并且可能适用于该过程的某些阶段。但是，在原型上识别问题并对其进行调试非常复杂，这个早期验证阶段需要模拟，因此SoC型FPGA看起来越来越像ASIC。SoC和FPGA之间的通用性使得验证过程更高效，调试和测试平台也会通用。PortableStimulus（便携式激励）等新进展将提供这种通用性，实际上将使得SoCFPGA更易于管理。&rdquo； &nbsp； 结论 &nbsp； 展望未来，Sherer表示，用户正在寻求将现在用在ASIC领域里的更严格的流程应用到FPGA流程中。 &nbsp； &ldquo；有很多学习和分析应用希望FPGA中有更多系统级调试技术，&rdquo；他说。&ldquo；FPGA社区一向落后于最新的技术，倾向于使用非常传统的方法，因此他们需要培训和了解最新的技术和方法、规划、管理和需求的可追溯性。FPGA绝对需要那些来自SoC流程的元素，其驱动力来自终端应用中的那些行业标准，而不是FPGA自身。传统的FPGA工程师需要重新接受再教育。&rdquo； &nbsp； 在需要灵活性的应用、不断将可编程逻辑和硬线逻辑结合在一起的系统架构以及适用于两者的工具的推动下，ASIC和FPGA之间的界限正在变得日益模糊。这种趋势短期内不会发生扭转，因为需要这些组合的许多新应用领域目前仍处于起步阶段。

2018/6/15 14:27:00查看更多>>

技术盛宴 | 如何实现数据中心网络架构“去”堆叠

<img src="http://m.wayforcloud.com/upload/bbs/image/20180614/1528945285818627.jpg" alt="" width="640" height="500" /> 堆叠技术是以太网交换机上用于扩展端口使用较多的一类技术，是一种非标准化技术。各个厂商之间不支持混合堆叠，堆叠模式也为各厂商制定了私有标准。 &nbsp； 堆叠技术被广泛应用并作为在互联网大型数据中心架构中一种常见的接入方式，多年实践证明，堆叠技术在高可靠网络架构场景里有利也有弊。随着业务的发展以及对业务质量要求的提升，尤其在公有云场景下，要求业务提供7*24小时不间断服务，因业务中断而造成的赔偿至少是1:100的比例，因此解决堆叠的弊端就显得尤为重要。接下来我们谈一谈关于堆叠技术的利弊以及一种&ldquo；去&rdquo；堆叠技术的实现方式。 &nbsp； 堆叠的&ldquo；利&rdquo； &nbsp； 1. 简化管理 &nbsp； 当网络中的多台交换通过堆叠的方式虚拟成一台设备后，对于网络运维人员来说原本需要管理的多台设备，如今只需管理一台即可。虽然需要管理的端口数量并没有减少，但是减少了频繁登录不同设备的操作时间，相应的一些端口配置也有变化，整体简化了管理成本。如图一所示：<img src="http://m.wayforcloud.com/upload/bbs/image/20180614/1528945291315660.png" alt="" width="640" height="393" /> 原本网络管理需要维护4台网络设备，通过堆叠技术将接入层设备进行堆叠后，现在只需要维护1台网络设备即可。 &nbsp； 2. 弹性扩展 &nbsp； （1）端口数量扩展 &nbsp； 当接入终端数量增加到原来交换机端口密度无法满足接入需求时，可以通过增加新交换机与原交换机组成堆叠系统来实现，如图二所示：<img src="http://m.wayforcloud.com/upload/bbs/image/20180614/1528945302240971.png" alt="" width="1026" height="336" /> （2）系统处理能力扩展 &nbsp； 当核心交换机转发能力不能满足需求时，可以增加新交换机与原交换机组成堆叠系统来实现，如图三所示：<img src="http://m.wayforcloud.com/upload/bbs/image/20180614/1528945330892900.png" alt="" width="640" height="370" /> 3. 高可靠 &nbsp； （1）设备的高可靠 &nbsp； 盒式设备由于成本控制问题一般只有单CPU和单交换芯片的设计，当单台设备CPU出现问题后会导致整台设备的不可用，风险较高。而如果采用堆叠技术的话，相当于形成一个框式设备，同时拥有了更多的备用主控板和接口板，如图四所示： <img src="http://m.wayforcloud.com/upload/bbs/image/20180614/1528945336160034.png" alt="" width="640" height="338" /> &nbsp； 堆叠中的Master相当于虚拟设备的主控板，Slave设备相当于备用主控板。 &nbsp； （2）网络的高可靠 &nbsp； 堆叠系统支持物理拓扑有两种：链型连接和环型连接，如图五所示：<img src="http://m.wayforcloud.com/upload/bbs/image/20180614/1528945340928917.png" alt="" width="641" height="394" /> 链型堆叠比环型堆叠至少少接一条堆叠线路，成本方面占优。 &nbsp； 环型堆叠连接因为断掉任意一条线路，都不会打破堆叠系统，所以具有更高的可用性。 &nbsp； 堆叠的&ldquo；弊&rdquo； &nbsp； 1. 软件风险 &nbsp； 堆叠系统软件升级问题一直是堆叠技术无法绕开的话题，无论是哪个厂商的设备，都无法保证软件系统不存在BUG，一旦出现BUG就需要对软件进行升级。虽然有类似ISSU的技术可以实现不中断升级，但ISSU的适用范围仅限两个版本差距极小的情况，常规交换机系统升级都需要堆叠的多台设备同时重启。因此，无法避免业务中断一段时间。也正是基于此原因，数据中心&ldquo；去&rdquo；堆叠化成为了一种趋势。 &nbsp； 2. 分裂风险 &nbsp； 交换机之间互联的堆叠线路出现故障或者异常时，将导致堆叠分裂。虽然不常见，但是在实际运行过程中仍会遇到。产生的问题是分裂后，等同于网络中出现了两台配置完全相同的交换机，造成网络配置冲突，最终导致堆叠系统所承载的业务中断。如图六所示： <img src="http://m.wayforcloud.com/upload/bbs/image/20180614/1528945346461090.png" alt="" width="570" height="648" /> 面对这个问题，当前也有相应的解决办法，就是一旦系统检测到分裂情况，就会将除去堆叠口、管理接口以及管理员指定的例外端口之外的其他端口全部down掉，来防止分裂后对网络造成影响。虽然这种方式规避了配置完全相同的两台交换机出现在网络里面，但代价也是显而易见的，业务恢复操作变得复杂，远程恢复操作变得极难。 &nbsp； &ldquo；去&rdquo；堆叠的一种实现方式 &nbsp； 接下来，我们将介绍一种&ldquo；去&rdquo；堆叠的实现方式&mdash；&mdash；VSU-Lite，如图七所示： <img src="http://m.wayforcloud.com/upload/bbs/image/20180614/1528945351914443.png" alt="" width="640" height="515" /> &nbsp； 1.&ldquo；去&rdquo；堆叠组网功能实现 &nbsp； 服务器依然采用双网卡双上联到两台交换机的连接方式，网卡模式设置为：bond mode 4，也就是采用IEEE 802.3ad（动态链接聚合）。 &nbsp； （注：由于聚合口的ARP信息只会往一个物理口转发，在&ldquo；去&rdquo；堆叠场景下，两台交换机都需要收到服务器的ARP请求，因此服务器要做一个驱动的调整，本次不做讨论。） &nbsp； 由于服务器采用LACP协议，为了保证协议的正常运行，在两台接入交换机不互联的情况下，我们采用了一种&ldquo；欺骗&rdquo；手段让服务器&ldquo；认为&rdquo；上联的仍然是一个设备而不是两台独立设备。这时候我们需要对交换机配置进行一些小&ldquo；改造&rdquo；： &nbsp； （1）LACP的System ID设置成一样，因为System ID由系统优先级和系统MAC组成，所以手动调整System ID为一致； &nbsp；&nbsp； （2）LACP的Port ID中加入Device ID（手工配置），使得服务器看到LACP成员端口编号不同； &nbsp； （3）网关MAC地址配置为相同； &nbsp； （4）开启ARP转主机路由，并通过OSPF、BGP等路由协议重分发至主网。 &nbsp； 通过以上几个简单的配置，服务器会认为成功连接了一个LACP聚合组。同时将网关设置为接入交换机，从而实现数据中心网络架构的&ldquo；去&rdquo；堆叠。 &nbsp； 2. 优化功能实现 &nbsp； （1）广播抑制 &nbsp；&nbsp； 交换机开启ARP代理，由二层转发转换成三层转发，抑制广播。 &nbsp； （2）静默服务器&ldquo；激活&rdquo； &nbsp； &nbsp；交换机开启ARP扫描功能，避免静默服务器无法访问外网。 &nbsp； &nbsp；（3）上行端口监控 &nbsp； 交换机上行端口开启监控功能，上行端口全部中断后关闭下行端口，避免上行流量丢包。为了防止端口震荡产生网络频繁变更，也可设置下行端口延时开启。 &nbsp； 总结 &nbsp；&nbsp； 以上就是数据中心网络架构中&ldquo；去&rdquo；堆叠的一种实现方式。锐捷网络数据中心交换机产品通过VSU-Lite技术全面支持&ldquo；去&rdquo；堆叠架构的实现，在服务器接入模式不变的情况下，彻底解决堆叠所产生的弊端，当然，&ldquo；去&rdquo；堆叠还可以通过其他的技术手段实现。 &nbsp； &nbsp；

2018/6/14 0:00:00查看更多>>

当FPGA越来越像SoC，FPGA跟ASIC还有啥区别

云服务器和独立服务器租用哪个更好

云计算不能成为“脱缰野马”

IPFS 挖矿：存储矿工与检索矿工哪个收益高？

True链、LT，值得埋伏的未来暴涨币种

区块链如何走进百姓圈

政府部门的业务流程的变革始于云计算

技术盛宴 | 如何实现数据中心网络架构“去”堆叠

改进的交换机市场预示着未来一年

IDC：2018年第一季度全球以太网交换机和路由器市场显著改善

Gartner报告显示：华为企业网络设备跃居全球市场份额第二